ex_stage.v

这段Verilog代码定义了一个名为 ex_co_stage 的模块，主要用于处理器的执行阶段。以下是对模块的信号和功能的详细介绍：

信号介绍

1. 输入信号：
   • clk: 时钟信号，控制模块的同步操作。
   • reset: 重置信号，用于初始化模块状态。
   • LSQ_idx, pdest_idx, prega_value, pregb_value: 来自指令流水线的信号，用于运算和存储地址。
   • ALUop: ALU操作码，决定ALU执行的具体操作。
   • rd_mem, wr_mem: 读写内存控制信号。
   • IR: 当前指令寄存器的内容。
   • npc: 下一个程序计数器的值。
   • rob_idx: 结果顺序缓冲区的索引。
   • EX_en: 执行使能信号，控制执行阶段的启用。

2. 来自LSQ的输入信号：
   • LSQ_rob_idx, LSQ_pdest_idx, LSQ_mem_value, LSQ_done: 与负载存储队列相关的信号，指示内存操作的状态和结果。
   • LSQ_rd_mem, LSQ_wr_mem: LSQ的读写控制信号。
   • LSQ_IR, LSQ_npc: LSQ中的指令和下一个程序计数器值。

3. 输出信号：
   • cdb_tag, cdb_valid, cdb_value: 发送到公共数据总线的信息，包括标记、有效性和结果值。
   • EX_LSQ_idx, EX_MEM_ADDR, EX_MEM_reg_value, EX_MEM_valid: 发送到LSQ的信息，包含索引、内存地址、寄存器值和有效性。

4. 调试输出信号：
   • ALU_result_out, MULT_result_out, MEM_result_out: 各功能单元的结果输出。
   • ALU_done_reg, MULT_done_reg: 表示各功能单元操作完成的信号。

功能介绍

1. 输入逻辑 (EX_input_logic)：处理输入信号并将其分发给不同的功能单元，如ALU、乘法器和内存控制单元。根据使能信号，决定何时执行相应操作。

2. 算术逻辑单元（ALU）：执行基本算术运算（加、减、与、或等）。根据输入的操作码和操作数，计算结果并将结果返回。

3. 乘法器（MULT）：专门处理乘法操作，与ALU类似，接收操作数并返回乘法结果。

4. 内存控制单元（MEM_CONT）：负责内存的读写操作，根据输入的信号进行相应的内存访问，返回结果到LSQ和执行阶段。

5. 执行状态管理 (EX_ps)：管理各功能单元的状态，跟踪完成状态和下一步的请求，确保各单元在资源争用时的协调。

6. EX-CO接口 (EX_CO_Mux)：将ALU、乘法器和内存控制单元的输出选择并整合，最终将结果发送到公共数据总线供后续模块使用。