模块说明
- 构成CPU所需的模块均在
./verilog目录下，以下是各个主要模块的功能说明与IO介绍，不同条目的组织顺序大概按照实际的流水线中出现顺序进行组织
- Top module
oo_pipeline.v - IF Stage
local_branch.v if_stage.v
- ID Stage
id_stage.v
- EX Stage
ex_stage.v alu.v
- Data Access相关
- Instruction Cache
icache.v
- Load Store Queue
lsq.v
- Data Cache
dcachemem.v dcache.v
- Instruction Cache
- IF Stage
- 如果还有问题同学可以联系助教或者老师